Mikrobi:A 6 magos AMD proci 300mm2 körüli die mérettel bír, a 8 magos Xeon 600mm2 körül lesz. Ezeknél is nagyobb lapkát kiadni már igen bonyolt és költséges lenne. Azért akármeddig nem lehet növelni egy die méretét. Persze a szerver/workstation szegmens prémium árkategóriái lehetővé teszik hogy nagy méretű, nagyobb selejt arányú, így drágábban előállítható chipek is készülhessenek, mert a jóval drágább végfelhasználói árba ez belefér. De az ezeknél is extremebb nagy méretű chipek még magasabb végfelhasználói árral párosulnának.Ugyanez a gond a 3D TSV több réteget alkalmazó chipekkel. A régetek számának növelésével az költségek is nőnek, ráadásul az összekapcsolódás bonyolultabb kivitelezése erre még pluszban rátesz. Szóval extra nagy die méretű chipekből lehetne még több rétegbe egymásra pakolni, de ez a végfelhasználó árat szinte már hatványozottan növelné.A 3D TSV több régetű chip gyártás még erőteljesen a jővő, talán 22nm-en képbe jöhet, de véleményem szerint elsőként inkább a kis méretű, pl. Atom chipnél lesz kipróbálva, mert ott kisebb selejt arány lesz elérhető, nagyobb méretű chipeknél inkább majd csak akkor ha a technológiával kapcsolatban több lesz a gyakorlati tapasztalat, inkább egy generációval később 15nm-nél.A 3D TSV-nek vannak előnyei, ami a nagyobb fokú integráltságból fakad. Elsőször csak 2 réteg lesz majd egy logic és egy memo réteg, mert ez a leg1xűbb kialakítás. Az előnye az hogy gyakorlatilag egy nagyobb méretű cache memóriát lehet kialakítani a proci alatt, ami így sokkal közelebb kerül a procihoz, és így sokkal nagyobb számú csatlakozáson nagyobb sávszél és kisebb késleltetés érhető el.2D-ben a cpu és a cache viszonylag nagyobb távolságra van egymástól, persze emberi léptékkel a pár mm vagy max 1 cm nem tűnik soknak, de cpu mértékben ez igen nagy távolság. Sok adatvezetékkel eljuttatni innen az adatot a feldolgozó egységekhez energiaigényes, bonyolult. A nagyobb távolság miatt magasabb a késleltetés, az e miatt kis számú adatvezeték pedig korlátozza a sávszélességet.3D-ben ha a cache a proci mag alá kerül, a két réteg közötti távolság alig 100 micro méter, e miatt a kapcsolódások számossága is jóval nagyobb lehet cm2-enként akár több ezer vagy akár tízezer, távolabbi jővőben akár milliót is meghaladó. Az igen kis távolság a késleltetést is lecsökkeni és jóval kisebb eneriga mellett lehet az adatok célba juttatását megoldani. Egy generációval később a logic+memo kombinációt felválthatja majd a logic+több memó rétegű kialakítás, újabb generációval később pedig a logic rétegek számossága is egy fölé nőhet, ami jóval bonyolultabb chip kialakítást teszt majd lehetővé. A 6T SRAM cache-ek leváltása is várható 22nm környékére. Az Intel a fastDRAM megoldását fejlesztette ki, az AMD pedig eddig a ZRAM licencelésében gondolkodott, de úgy tűnik ezt nemrég feladták és most már inkább a TRAM licencelése került előtérbe. Mindkét technológiának a lényege az hogy a 6T SRAM-nál kisebb területen képes egyetlen bitet tárolni, így azonos die méret nagyobb méretű cachek kialakítása válthat lehetővé. Ez kombinálva a 3D kialakítás előnyeivel nagyban javíthatja a feldolgzó egységek kihasználtságát, hisz jobban lehet azokat adattal esetni.Viszont az előnyöt mellett vannak negatívumok is. Pl. költség szempontból a több réteg nem jelent változatlan költségszintet, hanem pont hogy azzel közel lineárisan növekszik. Ellentétben pl. a gyártástechnológia fejlődéssel, ahol egy új generáció 2x több tranzisztort képes ugyanarra a felületre pakolni, közel változatlan árszint mellett. 3D esetén ha 2 réteg alkalmazásával duplázzák meg a tranzisztor számot, az közel dupla akkora költségszinttel fog járni, szóval ez a technológia csak a gyártástechnológia fejlődés mellett kiegészítőleg alkalmazható, nem a helyett. Pl. úgy hogy fele akkor die méretből kettőt pakolnak egymásra, így a méret és a tranzisztorszám nem változik, de a 3D jellegből adódó lehetőségek növelhetik a chip hatékonyságát.Több réteg egymásra pakolása igen bonyolult folyamat, nem véletlen hogy több évtizedni kutatás után sincs még e téren sorozatgyártott cpu és csak az elkövetkező évtized lesz igazán az ahol ez a folyamat majd beindul. Gondolj bele ha egy wafer-en 80%-a lesz a legyártott chipeknek jó, akkor ha két réteget pakolnak ilyenből egymásra, akkor a két összekombinánt chip esetén ez az arány már csak 64%, 3 réteg esetén 51% és ez így csökken hatványozottan. Szóval sok rétegű 3D TSV chipek gyártásához alapfeltétel hogy már egyetlen réteg is igen magas kihozatallal legyen gyártható, mert különben sok réteg mellett igen gyenge lesz a jó chipek aránya. Ezen lehet javítani úgy hogy nem wafer-wafer rétegben alakítják ki a kapcsolódást hanem kivágott és leválogatott chip-chip-ben. Ekkor nincs hatványozott kihozatal csökkenés hisz minden rétegból kiválogatják az a 80%-ot ami jó lett és csak ezeket párosítják. Viszont ezt tömeggyártás szintjén jóval bonyolultabb és költségesebb eljárás, amit nyernek a réven azt elveszítik a vámon.Szintén nagy probléma a hőtermelés, ami már hosszú ideje behatárolja a chipek teljesítményének növelési lehetőségeit. Ez a 3D chipek esetén még inkább hatványozódik. Egy alapból is 100W-os chipből nem igazán lehet négyet egymásra pakolni, mert a össz hőtermelésük hűtése megoldhatatlan feladat lenne, főleg mainstream környezetben. De 4 db 25W-os már lehetőség lenne.Ahhoz hogy kis hőtermelés mellett is nagy teljesítményű chipek készülhessekenk, kvázi sok mag kell, azokat igen alacsony feszültség mellett, nem túl magas órajel mellett járatva, ami már hosszú ideje a fejlődés céliránya. A jővőben jönnek majd olyan tranzisztor technológiák és anyagok, amik az alacsony feszültség elérését fogják majd lehetővé tenni. Pl. III-V tranzisztorok amik 0.3-0.5V feszültség tartományban üzemelhetnek. Így egyetlen logic réteg még sok mag mellett is viszonylag alacsony szinten lesz tartható a hőtermelés, így abból többet egymásra helyezve is racionális szinten lesz tartható az egész chip össz hőtermelése.Hőelvezetés szempontjából még egy igen ígéretes anyag a graphen, ami a réznél sokkal jobb hővezető. A jővőben ez az új anyag átveheti a réz szerepét ezen a fronton ami a 3D chipek tervezésének újabb lökést adhat. A másik ígéretes területe a chipen belüli "nagyobb távolságú' réz összeköttetése leváltása graphenra vagy szén nanocsövekre, amik szintén jobb tulajdonságokkal bírnak.Szóval sok technológia van már akár egy vagy több évtized óta fejlesztésben ami a 3D TSV kialakítás megvalósítnának segítheti, de azért még odébb lesz mire 3D chipekkel fogsz találkozni. Jelenleg CMOS szenzoroknál, MEMS-nél használnak 3D TSV-t. A következő félvezető terület a DRAM memóriák lesznek, amit majd a NAND flashek követnek majd akár már jővő évtől. Logic chipek frontján 2012 lehet a legkorábbi dátum, ott is először inkább az igen kisméretű chipek esetén. Pl. mobiltelefonba való 3D TSV chip van az STMicro roadmapján 2012-re, egy teszt chipet nemrég be is mutattak.Pl. annál kiütközik a 3D technológia egy újabb előnyös tulajdonsága. Egy gyártástechnológia bevezetése során először SRAM chipet gyártanak belőle, mert az igen 1xű felépítésű és csak fokozatosan haladnak a bonyolultabb logic felépít felé, közben pedig évek is eltelnek. De ha logic és memo réteg eltérő gyártástechnológiával készül, akkor a memo rétegnél akár még egy korai fázisban lévő gyártástechnológia nagyobb memóriát eredményző tulajdonságát is ki lehet aknázni. Így tett pl. az STMicro a nemrég bemutatott 3D teszt mobil chipje esetén ahol a logic réteg 130nm-en készült a memo réteg pedig 45nm.x86 vonalon elsőként a gyártás bonyolutsága miatt szerintem hasonlóan inkább kis die méretű chipek lehetnek esélyesek, mint pl. az Atom vagy addigra már a BobCat, ezek talán 22nm-en 2012 felé megvalósulhatnak. Nagyobb méretű cpuk esetén szerintem meg fogják várni míg a technológia kiforrja magát, hogy azoknál is gazdaságosan alkalmazható legyen. Ott szerintem egy gyártástechnológia késés várható a bevezetésben.Joachim21:Azért azok nem mind hibás chipek ahogy írod. A hibás chipek aránya elég alacsony, sokkal alacsonyabb mint amennyi letiltott chipet értékesítenek. A Wolfdale-3M die mérete igen kicsi, alig 82mm2, ráadásul a 45nm gyártástechnolgóia kihozatalai aránya igen magas, már a bevezetése után nem sokkal felulmúlta azt amit a 65nm az egész életciklusa alatt produkálni tudott.A cache letiltást, fsb és órajel csökkentést a piaci szegmentáció kialakításánál alkalmazzák, azért hogy az egyes piaci kategóriákat el lehessen egymástól különíteni. Persze a chipek hibaarányát is belekalkulálják ebbe, de messze nincs annyi hibás chip, mint amennyi celeron vagy pentium proci értékesítésre kerül, hisz az értékesített procik legnagyobb részét ezek az alsó kategóriás termékek teszik ki. De ugyanígy igaz ez az alsókategóriás 4 magos chipekre is(Q8x00), hisz azok is ugyanebből a magból épülnek fel, két chip párba rakásával.A die méret persze nagyon fontos főleg a mainstream és value szegmensben ahol igen nagy számú proci kerül értékesítésre. Ott nagyon nem mindegy hogy mekkora egy chip mérete, hisz gazdaságosan gyárthatónak kell lennie, nem véletlen hogy ebben a kategóriában igyekeznek 150, de inkább 100mm2 közelében vagy alatt maradni. Ha egy mainstream chip túl nagy méretű lenne, akkor nagyobb gyártó kapacitás kell a legyártásához, ez pedig több gyár építését jelenti, aminek 4-5 milliárd darabja, szóval nem kis költség, plusz a működtetése sem olcsó. Márpedig egy mainstream chip hiába nagyobb méretű, attól még többet nem lehet elkérni érte a piacon. Szóval ha a bevétel nagysága korlátozott, akkor a költség oldalt sem lehet aránytalanul nagy méretű chippel az egekbe emelni, mert akkor gazdaságtalan lesz a gyártás és a profitnak búcsút lehet mondani.Persze a prémium kategóriás termékeknél ez kivételt képezhet, ott a jóval magasabb fogyasztói ár képes kompenzálni azt hogy a gyártásuk is drágább, de a jóval alacsonyabb fogyasztói árú value és mainstream termékeknél a költségek minimalizálása elsődleges fontosságú.
