Egy rendkívül nagy jelentőségű konzorcium jött létre, amelynek kulcsfontosságú szerepe lehet a chipipar jövőjét tekintve ugyanis az együttműködésnek köszönhetően egy új szabvány születik, ami segít abban, hogy a chipletek közötti kommunikáció szabványos kereteken belül valósuljon meg.
Ez azért fontos, mert a szabványos összekötő technológia lehetőséget teremt arra, hogy egy tokozáson belül több gyártó lapkái is helyet kaphassanak, ezek pedig zökkenőmentesen, alacsony késleltetés és magas sávszélesség mellett tudnak majd kommunikálni, maga a szabvány pedig nyílt forráskódú alapokon nyugszik. Az új megoldásnak köszönhetően nemcsak a lapkák közötti zökkenőmentes kapcsolat biztosítható, de az is, hogy költséghatékonyabban lehessen chipeket gyártani, ezek ráadásul mind teljesítmény, mind pedig energiahatékonyság terén ütőképesek lesznek.
Az új szabvány az Universal Chiplet Interconnect Express (UCIe) nevet viseli, kommunikációját a PCIe és a CXL szabvány biztosítja. Az új konzorcium tagjai között olyan nagy nevek szerepelnek, mint az AMD, az Intel, a Samsung, az ARM, az ASE, a Meta, a Google, a Microsoft és a Qualcomm. Utóbbi felsorolásból szépen látszik, hogy a három nagy vezető félvezetőipari gyártó mind tagja, valamint az x86-os és az ARM ökoszisztéma is jelen van a fedélzeten, viszont némi hiányérzetünk is lehet a szereplőkkel kapcsolatban, mivel nincs köztük sem a RISC-V, sem pedig az Nvidia – egyelőre.
Az új összekötő szabványra lényegében azért van szükség, mert eddig a piacon nem állt rendelkezésre egy szabványosított összekötő megoldás, amit minden gyártó használhatott volna, így az egyes chipletek között egyedi, házon belül kifejlesztett összekötők teremtettek kapcsolatot, ezek között pedig jellemzően nem volt átjárás, így különböző gyártók termékeit nem igazán lehetett összekapcsolni egymással.
Ennek a szabványosításnak az elmaradása lehetetlenné tette, hogy olyan ökoszisztéma alakuljon ki, ahol az egyes chiplet dizájnokat kombinálni lehet a többi gyártóéval, de ennek most vége. Hogy miért pont a chipletek összekapcsolásában látnak fantáziát? Azért, mert így a különböző funkciójú lapkák eltérő gyártástechnológiával is készülhetnek, ami tovább fokozza a költséghatékonyságot, ráadásul azzal, hogy egy nagy monolitikus lapka helyett több kisebb chipletet készítenek a partnerek, a kihozatali arány is javulhat, ami megint csak a költséghatékonyságot javítja.
Az UCIe interconnect fizikai szinten az összes jelenlegi chiptokozási technológiát támogatja, beleértve az alap 2D megoldásokat, illetve a fejlettebb 2,5D tokozási eljárásokat – utóbbiak közé tartozik az Intel EMIB, illetve a TSMC CoWoS is. Idővel persze a még fejlettebb, 3D alapokon nyugvó tokozási technológiák támogatását is beemelik a szabványba. Jelenleg az adatátviteli protokollok közül kettőt támogat az új szabvány: az egyik a PCI Express, a másik pedig a Compute eXpress Link – előbbit már nem igazán kell bemutatni, utóbbi viszont egy Intel által fejlesztett protokoll.
A PCI Express a széles körű együttműködésben és a flexibilitásban jeleskedik, míg a CXL azokban az esetekben fontos, ha alacsony késleltetésre és magas adatátviteli sávszélességre van szükség, például memóriával vagy I/O egységekkel történő kommunikáció során, de a grafikus processzorokat és az ASIC lapkákat is kiválóan kiszolgálja. Noha most még csak a PCIe és a CXL protokollt támogatja az új szabvány, a későbbiekben egyéb protokollok támogatásával is gazdagodhat.
Az UCIe esetében számos paraméter konfigurálható, így például az adatátviteli sávszélesség is, ami 4 GT/s-tól egészen 32 GT/s-ig terjed, de ugyanígy a sávok számát, az érintkező-távolságot, valamint a csatornák fizikai hosszát is módosítani lehet az adott dizájnnak, illetve a céloknak megfelelően. Utóbbi esetben 2 millimétertől 25 milliméterig terjed az alap tartomány, ám ha ennél hosszabb összeköttetésre van szükség, akkor az órajel csökkentésével ez is megvalósítható.
Sebesség terén érdekesség, hogy a maximális adatátviteli sávszélesség 3,8 TB/s-nál tetőzik négyzetmilliméterenként, ám ezt lehet módosítani, így az energiahatékonyság is növelhető. Az alap adatokat a 45 mikronos érintkező-távolságra adták meg (BW Shoreline és BW Density), ám az érintkezőtávolság igény esetén csökkenthető akár 25 mikronig is, így a sűrűség növelhető, ami akár háromszoros, vagy még nagyobb mértékű növekedést eredményezhet az említett értékekben. Ezzel egy időben az UCIe késleltetése is meglehetősen alacsony, ugyanis 2 nanoszekundum alatti szintet képvisel.
Az iparágon belül van egyébként kihívója is az új szabványnak, ez pedig nem más, mint a Bounch of Wires, azaz a BoW szabvány, ami igazából ütőképes, de közel sem annyira rugalmas, mint a friss UCIe. A BoW esetében az adatátviteli sávszélesség fixen 16 GT/s, míg az UCIe rugalmas, 4 GT/s és 32 GT/s közötti tempót kínál. A Shoreline Baandwidth is eltérő, ugyanis ez a BoW esetében csak 1280 Gbps, míg az UCIe már 3,8 TB/s-ig „skálázódik”.
Energiahatékonyság terén szintén rosszabb a BoW, mivel csak 0,7 és 0,5 pj/bit közötti érték elérésére képes, az UCIe esetében ugyanez 0,5 és 0,25 pj/bit szinten helyezkedik el, de a tényleges energiahatékonyságot természetesen a kiválasztott csíkszélesség is befolyásolja. További különbség, hogy a BoW csak az MCP tokozást támogatja, míg az UCIe az összes fontosabb 2D és 2,5D tokozással kompatibilis.
Az UCIe szabvány érkezésével jelentősen kibővülnek a lehetőségek a piacon, ám az majd csak a későbbiekben derül ki, mennyire lesz széles a szabvány támogatása, azaz tényleg meghatározó lesz-e hosszabb távon. Mivel igen komoly nevek sorakoznak fel mögötte, nagy rá az esély, hogy az UCIe megjelenésével új korszak nyílik a piacon, de hogy tényleg így lesz-e, az majd csak hosszabb távon derül ki. A szabvány érkezése mindenképpen jót tehet az iparágnak. Az UCIe jelenleg az 1.0-s verziónál tart, a vele kapcsolatos további részleteket itt találják az érdeklődők.
