MICRON NAND FLASH CHIPEK, BEÉPÍTETT ECC VEZÉRLŐVEL

Az SSD meghajtók piacán a NAND Flash chipek gyártástechnológiájának fejlődésével az egyes SSD meghajtók ára ha lassan is, de jól láthatóan csökken. Ennek az az oka, hogy minél fejlettebb gyártástechnológiával készítik a termékeket, annál több chip fér el egy adott méretű szilícium ostyán, így az előállítási költségek csökkenthetőek.
Víg Ferenc (J.o.k.e.r)
Víg Ferenc (J.o.k.e.r)
2010. dec. 4. 16:01
Micron NAND Flash chipek, beépített ECC vezérlővel

Az SSD meghajtók piacán a NAND Flash chipek gyártástechnológiájának fejlődésével az egyes SSD meghajtók ára ha lassan is, de jól láthatóan csökken. Ennek az az oka, hogy minél fejlettebb gyártástechnológiával készítik a termékeket, annál több chip fér el egy adott méretű szilícium ostyán, így az előállítási költségek csökkenthetőek.

Galéria megnyitása

A következő generációs SSD meghajtókban használatos NAND Flash chipek a jelenleg forgalomban lévő termékekkel ellentétben már nem 34 nm-es, hanem 25 nm-es csíkszélességgel fognak készülni, és ahogy az lenni szokott, az előnyök mellett néhány kihívással is szembe kell majd nézniük a gyártóknak a csíkszélesség-váltás alkalmával. Az AnandTech összefoglalója szerint a csíkszélesség csökkentésével két komoly probléma jelentkezik: csökken a NAND Flash chipek strapabírósága és a növekszik az úgynevezett hiba ráta (error rate). Korábban, amikor az MLC (Multi-level Cell) típusú NAND Flash chipek esetében az 50 nm-es gyártástechnológiáról áttértek a 34 nm-es csíkszélességre, az írási/törlési ciklusok száma 10000-ről 5000-re esett vissza, de ez az érték akkor, ha 34 nm-ről 25 nm-re vált az ipar, még tovább csökken: már csak 3000 írást/törlést fognak elviselni az egyes cellák, azaz élettartamuk jelentősen lecsökken. A fenti problémára valódi, hathatós megoldás egyelőre úgy tűnik, hogy nincs. Annak érdekében, hogy a lehető legjobb cella-élettartamot érhessék el az egyes gyártók, könnyen lehet, hogy olyan tömörítésen alapuló technológiát alkalmaznak majd az új SSD vezérlőknél, mint amilyet a SandForce SF-1000-es sorozatú vezérlőinél már megismerhettünk.

Galéria megnyitása

Az egy dolog tehát, hogy a 25 nm-es csíkszélességgel készülő NAND Flash chipek "hamarabb el fognak fáradni", de ez még nem minden. Az új chipek magas hibarátával dolgoznak majd, ami ellen mindenképpen tenniük kell a gyártónak. A Micron erre a problémára megtalálta a megoldást: a vállalat által készített NAND Flash chipek, azaz a ClearNAND család tagjai 24-bites ECC motort tartalmaznak majd, amely segít a hiba ráta elleni küzdelemben. Maguk a NAND Flash chipek az adott SSD vezérlő számára úgy tűnnek majd, mint ha átlagos MLC típusú NAND Flash megoldások lennének, azaz az ECC funkció a vezérlő számára láthatatlanul működik majd.

Galéria megnyitása

Az új ClearNAND chipekből kétféle változatot dob piacra a Micron: az egyik 50 MT/s adatátviteli sebességet kínál (4-way command queuing), míg a másik már ötször akkora, 200 MT/s sebességgel áll a rendszer rendelkezésére (16-way command queuing). A lassabb chip 8 GB és 32 GB közötti adattároló kapacitással rendelkező változatokban kerül forgalomban, míg a gyorsabbikból 16 GB és 64 GB közötti adattároló kapacitást biztosító példányok készülhetnek.

Hírlevél feliratkozás
A feliratkozással elfogadom a Felhasználási feltételeket és az Adatvédelmi nyilatkozatot.

14 hozzászólás

A komment írásához előbb jelentkezz be!
Vendég-Vendög
Vendég-Vendög
2010. dec. 6. 1:10
#14

ossyni:

Ha te nem HR-es vagy, akkor te is pályát tévesztettél.

ossyni
ossyni
2010. dec. 6. 0:15
#13

sokan itt nem tudom mit dolgoztok, de pályát tévesztettetek!

Vendég-Vendög
Vendég-Vendög
2010. dec. 5. 15:35
#12

MJA:

Végső soron nevezheted diffúziónak is (elektronok diffundálnak az oxidrétegbe), de valójában nem az, ugyanis maga a rácsszerkezet töredezik szét. Gondold el, a kb. 10nm vastag oxidrétegben (SiO2) hatalmas elektrosztatikus erő van. A lebegő gate-be töltésszivattyú nyomja be a töltést, ez a chip tápfeszültségénél jóval magasabb feszültséget generál. Így az oxidrétegre kb. 100,000V/mm elektromos feszültség hat. Ez nem kicsi, lassan roncsolja a oxidréteg szerkezetét, aminek ettől romlik a szigetelőképessége. Ez a nagy feszültség csak íráskor/törléskor van jelen, ezért van, hogy a ciklusok számától függően mennek tönkre az eszközök.

kisza25:

De nem arányosan kisebbet, így az oxidrétegben nő a elektromos térerő V/nm-ben mérve.

gargoyl:

Maga a lebegő gate-es FET működése is az alagúteffektuson alapul. :)

Blase19
Blase19
2010. dec. 5. 10:06
#10

7# 9#: Igen ezekkel én is tisztában vagyok ;) Kisebb csipméret, oclsóbb előállítás, nagyobb kapacitás. Egyibkből következik a másik. Úgyértettem, van-e valami más technológiai előnye, mert kicsit olyan érzésem volta hír olvasása után, mintha csak rosszabbul járnánk. Lehet hogy olcsóbb lesz, de milyen áron?

kisza25
kisza25
2010. dec. 5. 9:42
#9

Blase19 :

a csíkszélesség csökkenés előnye az olcsóbb előállítási költség, kisebb/azonos helyen több fér el, kisebb a fogyasztás és ezzel a hőtermelés is.

Általában kisebb csíkszélességnél kisebb feszültséget is szoktak használni.

gargoyl
gargoyl
2010. dec. 5. 9:29
#8

exterminator:

A HDD-ben van levegő ,mert csak így tud működni.AZ már más kérdés ,hogy némelyik

"matrica mérnök" pont eltakarja a lyukat.

Ez a hibaráta(20nM) nincs véletlen összefüggésben az alagút effektussal?

fxdx
fxdx
2010. dec. 5. 8:04
#7

Blase19 - 2010-12-04 19:49:34

"Azon kívül hogy egy waferre több chip fér el van egyáltalán más előnye hogy kisebb a csíkszélesség?"

Hát persze. Ugyanazt a tárkapacitást fele annyiért kapod meg a boltban.

Egyébként szerintem valami olyasmiről szól, hogy mivel minden egyes íráskor sérül a gate alatti szigetelő réteg, nyilván van egy tolerancia, amíg a tranzisztor egyáltalán működő képes. És az is valószínű, hogy ezek a sérülések nem teljesen egyenletesen oszlanak el a szigetelő rétegben. Így, ha a csíkszélesség-csökkentéssel a felület megfeleződik, vagyis 1 tranzisztor felületén 2db-ot helyeznek el, az egyik tranzisztor "szerencsés" lesz, míg a másik, ahol a hibák jobban halmozódnak, előbb tönkre megy. Legalábbis nekem ez jön le abból, hogy ennyire feltűnően lineárisan romlik az élettartam a csíkszélességgel. (pontosabban annak a négyzetével)

MJA
MJA
2010. dec. 5. 2:44
#6

exterminátor

Nem szublimáció az, hanem diffúzió, anyagáramlás, gyakorlatilag az atomok vándorlásra a rácshibákban. A felvitt vékony rétegek (meg az összes egyenletlen sűrűségű rész) próbálnak eloszlani a teljes anyagban, egyenletesen.

Vendég-Vendög
Vendég-Vendög
2010. dec. 5. 0:59
#5

Bocs, nem MO, hanem csak O, vagyis nem fémoxid, csak oxid.

exterminator:

Szublimációról szó sem lehet, már csak azért sem, mert az egész chip körbe van öntve a tok műanyagjával. Nagyobb fogyasztású eszközöknél (nem memóriachipeknél) szerepet játszik az elektromigráció, de az üzemórától és áramerősségtől függ, nem írás/olvasási ciklustól.

Vendég-Vendög
Vendég-Vendög
2010. dec. 5. 0:52
#4

Szerzetes:

Ezt ugye nem gondolod komolyan?

Kisebb csíkszélességnél vékonyabb lesz a szigetelő oxidréteg is (a CMOS-ban az MO, vagyis fémoxid), miközben az üzemi feszültség nem csökken. Ezért a változatlan energiájú töltéshordozók hamarabb tönkreteszik a vékonyabb, ezért sérülékenyebb oxidréteget. Ettől változik a küszöbfeszültség, amire az MLC chipeknél eleve szűkebb tolerancia alkalmazható.

A vékonyabb csíkszélesség miatt vékonyabb oxidréteg hamarabb telítődik a bent rekedt töltéshordozókkal, ez szintén a gyorsabb tönkrememetelt eredményezi, mivel nem lehet eredményesen (küszöbérték alá) kiüríteni a lebegő gate-et.

exterminator
exterminator
2010. dec. 5. 0:25
#3

Egyáltalán nem vok szakértő szal bocsi h. beleugatok, de szerintem a levegő mentes környezet adott lehet mint pl a hdd-knél szóval inkább szublimációnak nevezném.Azzal h. irod olvasod őket áramot fogyasztanak és melegebbek lesznek még ha minimálisabban is de ilyen kis anyagmenyiségnél jelentős lehet a szublimáció vagy párolgás és pl kicsapódhatnak a szektor vagy nem tudom mi másik részén.

Szerzetes
Szerzetes
2010. dec. 4. 22:19
#2

Oxidálódik. Ha vékonyabb a "csík" hamarabb oxidálódik el és válik használhatatlanná.

Blase19
Blase19
2010. dec. 4. 19:49
#1

"míg a másik már ötször akkora, 200 MT/s sebességgel áll a rendszer rendelkezésére" csak négyszer akkora.

Miért csökken a strapabírás a csíkszélesség csökkenésével? Azon kívül hogy egy waferre több chip fér el van egyáltalán más előnye hogy kisebb a csíkszélesség?

Vissza az oldal tetejére