A TSMC mérnökei folyamatosan dolgoznak azon, hogy a következő év második felében debütáló N2 gyártástechnológia a lehető legjobb tulajdonságokat kínálja a megrendelők számára. Jelenleg éppen a finomhangolás zajlik, ennek részeként próbálják még tovább csökkenteni a hibasűrűséget, illetve próbálják még egységesebbé tenni a lapkaminőséget is annak érdekében, hogy még költséghatékonyabban, még kiszámíthatóbban készülhessenek a legmodernebb chipek.
A vállalat egyik mérnöke, Dr. Kim a napokban arról számolt be, hogy a folyamatos optimalizációknak köszönhetően sikerült 6%-kal növelni a tesztchipek kihozatali arányát, ami óriási jelentőséggel bír. Az optimalizációból fakadó pozitívumot a gyártó átadja a megrendelőinek, akik így jelentős spórolást érhetnek el, már ami a gyártási költségeket illeti. A kihozatali arány növelésével a megrendelők szerinte összességében milliárd dolláros szintű megtakarítást érhetnek el, vagyis olcsóbb lehet a chipek gyártása, ami javíthatja a versenyképességet. .
Az előrelépéssel kapcsolatban egy nagyon fontos adat nem derült, nevezetesen az, hogy a kihozatali arány növekedése az SRAM tesztchipeket, vagy a logikai áramköröket tartalmazó tesztchipeket érinti-e. Akárhogy s, a tervek szerint a következő év januárjában indulhat meg a tesztidőszak, amelynek keretén belül a partnerek kipróbálhatják az N2 csíkszélességet. A kihozatali arány javulása minden szempontból kifejezetten jó hír, hiszen mivel a megrendelők szilícium-ostyánként fizetnek, nem mindegy, hogy egy 300 milliméter átmérőjű szilícium-ostyából végül mennyi használható chipet nyernek, ez ugyanis jelentős hatást gyakorol a lapkák bekerülési költségére, illetve végső soron az adott termék árát is befolyásolja.
Az N2 gyártástechnológia tranzisztorfelépítés tekintetében óriási jelentőséggel bír, a TSMC ugyanis itt veti be először a GAA Nanosheet Transistor technológiát, ami több területen is javulást hoz az eddigiekhez képest: csökkenti a fogyasztást, növeli a teljesítményt, illetve növeli a tranzisztorsűrűséget is. Maguk a GAA Nanosheet alapú tranzisztorok kisebbek lesznek, mint 3 nm-es csíkszélességgel készített FinFET társaik, és lehetővé teszik, hogy segítségükkel még kisebb, még sűrűbb SRAM bitcellák készüljenek, amelyek jobb elektrosztatikus vezérléssel és kisebb szivárgási árammal dolgozhatnak, miközben teljesítményük nem szenved csorbát.
Az új gyártástechnológia az előrejelzések szerint lehetővé teszi, hogy a vele készülő chipek azonos tranzisztormennyiség és fogyasztás mellett akár 25-30%-kal kevesebbet fogyasszanak, mint előző generációs társaik, amelyek az N3E csíkszélesség köré épülnek. Ezzel együtt azonos tranzisztorszám és azonos fogyasztás mellett 10-15% közötti mértékű teljesítménynövekedésre is van kilátás, míg azonos teljesítmény és fogyasztás fenntartása mellett 15%-kal nagyobb tranzisztorsűrűség is elérhető az N3E gyártástechnológiával készített chipekhez képest.
Amennyiben minden a terveknek megfelelően halad, a TSMC valamikor a következő év második felében, jó eséllyel az év vége felé indíthatja el a tömegtermelést az említett node használatával, vagyis a vállalat mérnökeinek még bőven van idejük arra, hogy optimalizálják az új gyártástechnológia különböző tulajdonságait. A további finomhangolás jóvoltából még magasabbra emelkedhet a kihozatali arány és még tovább csökkenhet a hibasűrűség, ami még költséghatékonyabb chipgyártást eredményez a megrendelők számára.
Noha ez összességében örömteli hír, feltétlenül érdemes fenntartásokkal kezelni a 6%-os javulás tényét, hiszen az X virtuális hasábjain keresztül megosztott bejegyzést időközben a felhasználói fiókkal együtt törölték. A TSMC egyelőre hivatalos tájékoztatást nem adott az esettel kapcsolatban, de ha változik a helyzet, arról be fogunk számolni
