A Samsung egy érdekes kis bemutatót tartott a Computex 2026 alkalmával, már ami a következő generációs HBM memóriachip-szendvics felépítését illeti. Egy nagyméretű makettet állítottak ki, amelyen megcsodálható volt nagyban, hogyan épül majd fel egy következő generációs, valószínűleg a HBM5 szabvány köré épülő memóriachip-szendvics.
A chip pontos paramétereiről nem esett szó, vagyis nem derült ki, hogy lapkarétegből áll, mekkora kapacitást kínál, valamint az is rejtély, milyen órajelen ketyeg és mekkora memória-sávszélességet nyújt, az viszont biztos, hogy a fejlesztések hatására a felsorolt területek mindegyikén várható előrelépés a jelenlegi csúcstartóhoz, a HBM4E-hez képest, éppen ezért a lapkák hőtermelése is egyre több problémát okoz majd, amelyekre megoldást kell találni.
A bemutató pontosan ezt a célt szolgálta: hogy megmutassa, a Samsung mérnökei milyen újítást találtak ki annak érdekében, hogy a lapkák által termelt hővel hatékonyan el tudjanak bánni. Alap esetben a hő a lapkarétegeken keresztül jut el a chip legtetejéig, ahonnan azt az AI gyorsítókra szerelt hűtés vezeti el, legyen szó a szerver rendszerhűtő ventilátorai által kiszolgált passzív bordáról, folyadékhűtésről, vagy éppen immerziós hűtésről, igaz, utóbbi egyelőre még nem túl elterjedt, de már régóta zajlik a fejlesztőmunka a témában. A memóriachip-szendvics hőjének hatékony elvezetését speciális hőoszlopok, úgynevezett HPB-k, azaz Heat Path Block-ok segítik, amelyek átveszik a lapkák hőjét és azt a hűtőbordához vagy egyéb hűtőfelülethez továbbítják, ami a chip mellett vagy a chip tetején foglalhat helyet.
A fejlesztés a D2D PHY rétegre koncentrál, ez ugyanis az a link, ami kapcsolatot biztosít a HBM alap lapkája és a GPU között, így itt exponenciálisan növekszik a hőmérséklet és a teljesítménysűrűség, ahogy a memóriachip-szendvics rétegeinek száma egyre csak növekszik és az adatátviteli sávszélességet is egyre csak emelik. Maga a HBM5 dizájn egyébként már egy házon belül kifejlesztett 2 nm-es csíkszélességgel készülhet el, ami jókora előrelépés a 4 nm-es csíkszélességhez képest, amit a HBM4-es és a HBM4E lapkáknál használnak.
A Samsung szerint, ahogy az AI-t segítő AI gyorsítók és egyéb hardverek teljesítménye növekszik és egyre sűrűbben integrálják az egyes komponenseket, a keletkező hő kezelése, az adatfeldolgozás hatékonyságának növelése, illetve a tokozás stabilitása egyaránt ugyanolyan fontossá válik, mint a memóriateljesítmény maga, hiszen ezek mind-mind hozzájárulnak a memória-alrendszer teljesítményének növeléséhez és stabilitásának biztosításához is.
Tavaly a KAIST által bemutatott útiterv szerint a HBM5 esetében a memória-adatsín immár 4096-bitre növekedhet, amivel nagyjából 4 TB/s-os memória-sávszélesség elérésére lesz mód egy-egy memóriachip-szendvics esetben, miközben ezek a memóriachip-szendvicsek akár 100 W fogyasztást is produkálhatnak, amihez minden bizonnyal jelentős hőtermelés is társul. A HBM memóriachipek fejlesztői és gyártói éppen ezért készülnek az új chipek jelentette kihívások leküzdésére: már most fejlesztik és tesztelik azokat a technológiákat és eljárásokat, amelyekkel a teljesítmény növekedése biztosítható lesz, miközben a vele járó kihívásokat olyan innovatív technológiákkal küzdik le, mint amilyen a fentebb említett HPB.
Érdekesség, hogy a Samsung ezt a technológiát a HBM4E chipeknél már implementálta és ellenőrizte is, azaz már most gyűjtik a tapasztalatokat és próbálják tökéletesíteni a dizájnt annak érdekében, hogy a HBM5 érkezésére már tökéletesen bevethető állapotban legyen. A HBM4E típusú memóriachip-szendvicsek első példányai 12-Hi kiépítésben érkeznek és már az elmúlt hónapban gyártásba kerültek a 14 Gbps-os verziók első mintapéldányai, de később 16 Gbps-os verziók is készülnek majd, ezáltal egy-egy memóriachip-szendvics 3,6 TB/s-os memória-sávszélességet kínálhat.
