Shop menü

A SAMSUNG MÁR 2030-RA ELKÉSZÜLNE AZ ELSŐ 1000 CELLARÉTEGBŐL ÁLLÓ 3D NAND FLASH MEMÓRIACHIPJÉVEL

Az új 3D V-NAND Flash chipek elkészítéséhez számos új technológiát és módszert vet majd be a dél-koreai gyártó.
Víg Ferenc (J.o.k.e.r)
Víg Ferenc (J.o.k.e.r)
A Samsung már 2030-ra elkészülne az első 1000 cellarétegből álló 3D NAND Flash memóriachipjével

A Samsungnál gőzerővel folyik a következő generációs NAND Flash memóriachipek fejlesztése, ennek eredményeként már 2030-ban elkészülhetnek az 1000 cellaréteget tartalmazó chipek, már amennyiben minden a terveknek megfelelően halad. Ehhez persze speciális technológiák bevetésére lesz szükség, hiszen bizonyos cellaréteg-szám felett kifejezetten nehézzé válik a további cellarétegek integrálása, éppen ezért a vállalatnál úgy döntöttek, több szilíciumlapkára bontják a dizájnt: az 1000 cellaréteges szintet négy szilíciumlapka egymásra rétegezésével érhetik el.

Ahhoz, hogy a lapkák integrációja megfelelő legyen, úgynevezett Wafer Bonding technológiát alkalmaznak, amelynek során egyesítik a különböző lapkákat, így azok egymás felett foglalhatnak helyet, közöttük pedig a szokásos TSV-k (Through-Silicon-Vias) biztosíthatják a megfelelő kapcsolatot. A The Bell információi szerint ezzel a technológiával áttörhetővé válik az 1000 cellaréteges álomhatár, a Samsung Electronics DS divízió műszaki igazgatója, Song Jae-hyuk pedig azt is részletezte, hogyan valósítják meg a chipeket. Az információk szerint a Wafer Bonding technológia használatának köszönhetően lehetőség van arra, hogy a memóriacellákat és a kiszolgáló áramköröket tartalmazó részegységeket külön lapkákra bontsák, ezeket külön-külön, egymástól függetlenül tudják legyártani, ami segít a kihozatali arány javításában, valamint abban is, hogy hatékonyan növeljék a cellarétegek végső számát. A kész lapkákat aztán egymásra rétegezik az említett technológiával, így elérve a kitűzött célt.

Galéria megnyitása

Korábban a dél-koreai vállalatnál egyébként CoP (Cell on Peripheral) technológiát használtak, amelynél a kiszolgáló áramkör a chip alján helyezkedett el, felette pedig a NAND Flash memóriacellák foglaltak helyet. Ez a technológia egy ideig jól is működött, ám a cellarétegek számának fokozatos növelésével az alul lévő áramkörre egyre nagyobb nyomás helyezkedik, ami negatívan hat a megbízható működésre, ezért más technológiát kellett találni – ez lett a fentebb említett Wafer Bonding. Az iparági szakértők szerint egyébként egyetlen szilíciumlapkára maximum 500 cellaréteg férhet el, ha csak NAND Flash cellastruktúrákról van szó.

Érdekesség, hogy a Samsung szakemberei a kínai YMTC-vel együttműködve fejlesztik ki az új technológiát, ennek köszönhetően a Samsung használhatja a Hybrid Bonding szabadalmat, amit várhatóan a V10 sorozatú NAND Flash memóriachipeknél vethetnek be. A ZDNet szerint a V10-es NAND Flash memóriachipek sorozatgyártása már a 2025-ös esztendő folyamán megindulhat, ezek várhatóan 420-430 cellarétegből állnak majd. A 400 cellaréteges szint átlépéséhez egyébként már eleve új technológiákra is trükkökre van szükség, például molibdén alapú hideg maratást vetnek be a szilícium-ostya esetében, de ezzel együtt számos egyéb újítás is helyet kaphat a fedélzeten, amelyeknek meghatározó szerepük lesz abban, hogy sikerüljön elérni az 1000 cellaréteges álomhatárt.

A vállalat egyébként éppen a minap rukkolt elő egy fontos SSD sorozattal, a 9100 Pro széria tagjaival, amelyek az első PCI Express 5.0 x4 alapú klienspiaci SSD kártyák, és amelyek az iparág leggyorsabbjainak minősülnek, legalábbis papíron.

Neked ajánljuk

    Tesztek

      Kapcsolódó cikkek

      Vissza az oldal tetejére