A PCI Express szabvány újabb mérföldkőhöz ért a szüntelen fejlődés útján, ugyanis a fejlesztését végző PCI-SIG örömmel jelentette be, elkészült a 6.0-s verzió végleges kiadása. Ezzel alaposan felpörgött a PCI Express fejlesztése az elmúlt évek folyamán, legalábbis ahhoz képest, hogy a PCI Express 3.0 színre lépését követően mennyire sok idő telt el a következő, a 4.0-s szabvány bemutatásáig, viszont az 5.0 már nagyon hamar érkezett és a 6.0 is rendkívül jó tempóban készült, azaz kevesebb, mint három évvel az 5.0 kiadás bemutatása után érkezett meg.
Ahogy azt az eddigi szabványok esetében megszokhattuk, az előző kiadásokkal való visszamenőleges kompatibilitás természetesen most is biztosított, a maximálisan elérhető adatátviteli sávszélesség pedig ismét duplázódott, így egy PCI Express 6.0 x16-os slot segítségével 256 GB/s-os teljes maximális adatátviteli sávszélesség elérésére van mód. Utóbbi természetesen annak köszönhető, hogy míg a PCI Express 5.0-s sávok esetében 32 GT/s tempó állt rendelkezésre, addig a PCI Express 6.0-s sávok ezt az értéket 64 GT/s-ra növelik.
A PCI Express 6.0-s szabvány jóvoltából kevesebb sávval is elérhető lesz az eszközök számára szükséges sávszélesség, mint amit a PCI Express 5.0 esetében „megszokhattunk”, igaz, konkrét megszokásról itt nem igazán lehet beszélni, hiszen a konzumerpiaci termékek még csak nemrégiben jutottak PCIe 5.0-s támogatáshoz, és egyelőre csak az Intel térfelén.
A PCI Expres 6.0-s szabvány a 2010-es PCI Express 3.0 óta a legnagyobb fejlesztésnek minősül, ugyanis ennél a generációnál a szokásos 128b/130b kódolás helyett már 242b/256b kódolást használnak, méghozzá Flit (Flow Control Unit) PAM-4 ( négyszintű Pulse Amplitude Modulation) alapokon, ami eddig jellemzően csak a csúcskategóriás hálózati termékeknél volt használatban.
A PCI Express 6.0-s szabvány hatalmas adatátviteli sávszélességének biztosítása nem egy könnyű feladat, ugyanis a korábbi NZR kódoláshoz képest a PAM-4 sokkal hajlamosabb a hibákra, éppen ezért több trükköt is be kell vetni a megbízható működés és a stabilitás elérésének érdekében. A fejlesztők FEC (Forwar Error-Correction) és CRC (Cyclic Redundancy Check) technológiát egyaránt bevetettek előbbiek biztosításához, ám a PCI Express 6.0-s szabvány implementálása így sem lesz egyszerű és olcsó feladat.
A rendkívül magas adatátviteli sávszélességgel dolgozó szabvány esetében a vezérlők és a kiszolgáló eszközök nagyobb fogyasztással működnek majd, mint a PCI Express 5.0-s megoldások, ám összességében jobb lesz az energiahatékonyság is, ami főként azokban az esetekben jöhet jól, ahol az új szabvánnyal a korábbinál kevesebb sáv alkalmazásával is kiszolgálható ugyanaz az adatátviteli igény. Utóbbi az energiahatékonyság javítása mellett a nyomtatott áramköri lap komplexitásának csökkenését is eredményezheti, ami mindenképpen jó hír.
Mivel a PCI Express 6.0-s szabványban rejlő lehetőségek kiaknázása első körben eléggé költséges lesz, így főként azokban a szegmensekben vethetik be, ahol az extra költségek mellé jókora extra előnyök is járnak a nagyobb adatátviteli sávszélesség miatt, vagyis ott, ahol a magasabb ár ellenére is bőven hasznát veszik az újításnak, mert az extra költség hosszabb távon megtérülhet. Itt elsősorban az adatközpontokra, illetve a HPC piacon használt gyorsítókártyákra kell gondolni, de a csúcskategóriás SSD-k, az autóipari megoldások, a hadiipar, az űrkutatás, illetve az IoT eszközök piaca is profitálhat a PCI Express 6.0 nyújtotta előnyökből.
A PCI Express 6.0-s vezérlők fejlesztése már megkezdődött az elmúlt negyedévek folyamán, ugyanis a szabvány előzetes implementálásához szükséges leírások már régóta elérhetőek. Az nem valószínű, hogy a PCI Express 6.0-s vezérlők és a hozzájuk passzoló PCI Express 6.0-s eszközök már idén debütálnak a piacon, sokkal inkább 2023-ban vagy 2024-ben indulhat az új szabvány szélesebb körű térhódítása.
