Úgy tűnik, a TSMC háza táján lassul az SRAM memóriacellák skálázódása, vagyis az N5 csíkszélességet követő N3 esetében már nem nőtt számottevően a tranzisztorsűrűség ezeknél a komponenseknél, szemben a logikai áramkörökkel, amelyek rengeteget profitálnak az új csíkszélesség nyújtotta előnyökből.

Az SRAM memóriacellák skálázódásának lassulásáról a WikiChip számolt be a minap, hála a TSMC hivatalosan publikált dokumentációjának, ami az International Electron Devices Meeting alkalmával látott napvilágot. Az SRAM memóriacellák nagy jelentőséggel bírnak, ugyanis mind a GPU-k, mind a CPU-k, mind pedig a SoC egységek használják őket a különböző gyorsítótáraikban, a skálázódásuk lassulása pedig a gyártási költségeket növeli, ugyanis értékes lapkaterületet foglalnak, amelynek gyártása egyre drágább, ahogy a csíkszélesség egyre csökken.

Az SRAM skálázódás jelentősen lelassult

Érdekes adalék, hogy a logikai áramkörök esetében 1,6x-os és 1,7x-es közötti előrelépés várható az N3 gyártástechnológia bevezetésével az N5-höz képest, vagyis az előrelépés eléggé tekintélyes, ám az eddig nem derült ki, hogy az SRAM memóriacellák esetében pontosan mi lesz a helyzet. A fentebb említett dokumentum jóvoltából már ez sem titok. A leírás alapján az N3-as, azaz 3 nm-es osztályú csíkszélesség mindössze 5% körüli előrelépést kínál az SRAM memóriacellák esetben, vagyis a 0,021µm² helyett 0,0199 µm² lesz az SRAM bitcellák mérete.

Ez még mindig előrelépésnek tekinthető, még ha nem is olyan nagynak, mint a logikai áramkörök esetében, viszont az N3E ebből a szempontból rosszabb helyzetben lesz, hiszen az SRAM bitcellák sűrűsége 0,021µm²-es értéket képvisel majd, azaz semmiféle előrelépést nem hoz az N5 gyártástechnológiához képest ezen a téren. Ez egyébként 31,8 Mib/mm² adatsűrűséget eredményez, ami igazából nem olyan rossz érték, főleg akkor, ha az Intel 4 gyártástechnológiájának képességeihez hasonlítjuk.

Az Intelnél a 7 nm-es EUV gyártástechnológiája, ami manapság már Intel 4 név alatt fut, 0,024 µm²-es SRAM bitcella-sűrűséggel büszkélkedik, ami látványos előrelépés a 10 nm Enhanced SuperFin technológiánál bevetett 0,0312 µm²-es értékhez képest. Előbbi egyébként 27,8 Mib/mm²-es adatsűrűséget takar, ami a TSMC N3 gyártástechnológiájához képest lemaradásnak tekinthető.

Az adatok alapján az SRAM adatsűrűség várhatóan 60 Mib/mm² szinten helyezkedhet el a 2 nm alatti gyártástechnológiák esetében, ahol már úgynevezett ForkSheet típusú tranzisztorokat használnak. A 2 nm alatti gyártástechnológiákra persze még éveket kell várni, így addig a fenteb említett adatsűrűségekből kell kihozniuk a lehető legjobbat és a lehető legtöbbet a gyártóknak.

Az SRAM skálázódás azért fontos témakör, mert a modern chipekben elég nagy kapacitású SRAM gyorsítótárak helyezkednek el, gondoljunk csak az AD102-es Nvidia GPU-ra, amely legalább 123 MB-nyi SRAM gyorsítótárat tartalmaz, de az AMD RYZEN 9 7950X sem egy kispályás megoldás a maga 81 MB-nyi SRAM alapú gyorístótárával. Az N3 gyártástechnológiát, ami egy egészen pici javulást hoz SRAM skálázódás terén, sajnos nem sok termék használja majd, inkább az N3E jut szerephez szélesebb körben, amelynél már nincs javulás az SRAM skálázódásában az N5-höz képest. Utóbbinak köszönhetően az SRAM által lefoglalt értékes lapkaterületet nem lehet majd csökkenteni, így ezen a téren költségcsökkentésre sem les mód, legalábbis a tradicionális módszerek megtartása mellett.

Ez a következő generációs GPU-k, CPU-k és SoC egységek lapkaméretének növekedését eredményezi, ami a gyártás drágulásával is jár. A gyártók persze optimalizálhatják majd megoldásaikat attól függően, mi a legfontosabb szempont (teljesítmény, terület vagy fogyasztás), ennek megfelelően többféle FinFET tranzisztor is helyet kaphat egy blokkon belül, ám az egyelőre nem világos, hogy ez mennyire lesz zökkenőmentes megoldás, és a végén beváltja-e a hozzá fűzött reményeket.

A TSMC később egy N3S jelölésű csíkszélességet is elérhetővé tehet, amellyel valamilyen szinten javulhat az SRAM skálázódás az N5-höz képest, a probléma csak az, hogy az N3S csak viszonylag sokára, valamikor 2024 folyamán érkezhet.

Mi a megoldás?

A gyártók az SRAM skálázódással kapcsolatos problémákat a chipletes felépítés segítségével csökkenthetik, így ugyanis az SRAM memóriacellákat tartalmazó komponensek régebbi, olcsóbb, kiforrottabb gyártástechnológiával is készülhetnek. Ehhez persze megfelelően gyors és költséghatékonyan alkalmazható összekötő technológiákra is szükség van annak érdekében, hogy a chipek bekerülési költségi pozitív irányba változzanak a monolitikus megoldásokhoz képest. Ezt a stratégiát egyébként az AMD már alkalmazza a 3D V-Cache technológia segítségével, amelynél a nagy kapacitású extra L3 Cache egy külön chiplet formájában helyezkedik el a RYZEN processzor fedélzetén. Ezzel együtt az eDRAM és az FeRAM technológia alkalmazása is szóba jöhet a gyorsítótárak kialakításánál.

A fentiek alapján az SRAM memóriacellák skálázódásának lassulása összességében kihívásokat jelent majd a gyártók számára, amire mindenképpen megoldást kell találniuk az elkövetkező évek folyamán.