Az AMD a High Yield YouTube csatorna tulajdonosának elemzése szerint egy újfajta módszerrel kapcsolná össze a chipleteket a következő generációs processzorok fedélzetén, ezzel szakítva a jelenlegi SerDes rendszerrel, helyette pedig a „Sea-of-Wires / Fan-Out" koncepciót alkalmazná, ami több szempontból is előnyös lenne, cserébe viszont bonyolítaná a dizájnt, ami például a 3D V-Cache alkalmazására is hatással lenne.

Mielőtt azonban fejest ugranánk a változások taglalásába, feltétlenül érdemes tisztázni, mi is az a SerDes kommunikációs rendszer. Jelenleg az AMD processzorok fedélzetén található chipletek, amelyek a processzormagokat tartalmazzák, SerDes linkeken keresztül kommunikálnak az I/O chiplettel, azaz soros kapcsolatot használnak, ami egy energiapazarló megoldás, ráadásul negatívan hat a késleltetésre, valamint az elérhető sávszélességet is limitálja, de utóbbi a legkisebb gond.

A chipletek felől érkező párhuzamos kommunikációs folyamokból nagyon leegyszerűsítve a SerDes modulok készítenek soros kommunikációs folyamokat, amelyek aztán analóg jelek formájában indulnak el távolabbra, az I/O die fedélzetén található SerDes modulokig, ahol ezekből ismét párhuzamos digitális adatfolyamok lesznek. Ennél a módszernél a SerDes konvertereket táplálni kell, biztosítani kell a megfelelő órajelet, kódolni és dekódolni kell a jeleket, és ugyanezt a fogadó oldalon is meg kell tenni, ami időbe és energiába kerül. Lényegében úgy kell elképzelni a kapcsolatot, mintha egy PCI Express protokoll lenne, hiszen koncepció terén az is ugyanígy működik. Előny viszont, hogy a SerDes esetében nem kell szorosan egymás mellé helyezni a chipleteket, „hosszabb” távolság is áthidalható.

Ehhez képest a ZEN 6-tól felfelé várhatóan változni fog a koncepció, és ennek lényegi megvalósítását már most, a Strix Halo mobil APU egységeknél is láthatjuk, azoknál ugyanis a jelek szerint már nem a SerDes, hanem a párhuzamos „Sea-of-Wires” eljárás kapott helyet. Itt nagyon leegyszerűsítve arról van szó, hogy már nem történik konvertálás a soros és a párhuzamos kapcsolat között, a chipletek és az I/O lapka között párhuzamos kapcsolat húzódik, ennek hátránya viszont, hogy bonyolultabb a dizájn, hiszen a rengeteg vezetéket több rétegnyi vezető segítségével tudják csak kiépíteni, így érhető el a kellő mennyiségű kapcsolati pont.

Ezt a módszert „Fan-out” kapcsolatnak hívják, az AMD pedig a TSMC InFO-oS technológiáját hívja segítségül a hatékony megalósítás érdekében. A rengeteg rövid párhuzamos vezeték révén a kommunikáció gyorsabban és sokkal energiahatékonyabban valósulhat meg, viszont cserébe közvetlenül egymás mellé kell helyezni a chipleteket és az I/O lapkát, nem lehet „nagyobb távolságokat” áthidalni. Szükség van egy köztes rétegre, ami több vezetőrétegből áll, és ami biztosítja az említett komponensek közötti kommunikációt, ez az RDL, ami a chipletek és az I/O lapka alatt foglal helyet, és a tokozás kivezetéseihez, vagyis az érintkezőszigetekhez kapcsolódik.

A szorosabb integráció révén több hasznos hely marad a chip felületén, amit nagyobb lapkák bevetéséhez lehet alkalmazni, viszont a sok száz párhuzamos vezeték miatt sokkal bonyolultabb lesz a dizájn, például a 3D V-Cache sem fér már el a chipletek alatt, hiszen ott az RDL van. Elméletileg van mód a 3D V-Cache integrálására, de az olyan körülményes és drága, hogy sokkal valószínűbb az, hogy visszatérnek a ZEN 5 előtti dizájnhoz, vagyis a 3D V-Cache lapka isméd a CPU chiplet tetejére kerülhet, de ez már egy másik témakör.

Azzal, hogy a chipletek és az I/O lapka alatt több száz vezeték húzódik, amelyek több rétegben foglalnak helyet a rendszerben, számos kihívást kell leküzdeniük a mérnököknek, például hatékonyan kell kialakítani ezeket a rétegeket, gondoskodni kell a jelintegritásról, biztosítani kell a megfelelő hővezetést, illetve a hatékony gyárthatóságot is meg kell oldani. Amennyiben ezeket sikerül leküzdeni, nagyságrendekkel alacsonyabb fogyasztás mellett történhet a kommunikáció a chipletek és az I/O lapka között, ami főleg mobil fronton, illetve a szerverek piacán jelenthet komoly előnyt.

Az új dizájn révén növekedhet az energiahatékonyság, jobb teljesítményt mutathat fel az integrált memória-vezérlő, valamint az egyes chipletek közötti kommunikáció késleltetése is csökkenni fog. A koncepcióról egy nagyon informatív, érdekes kis videót készített a fentebb említett YouTube csatorna tulajdonosa, amit fentebb lehet megtekinteni a beágyazott YouTube ablakban