A TSMC szakemberei a nemrégiben megrendezett IEEE International Electron Device Meeting alkalmával többet is elárultak a vállalat új gyártástechnológiájával, az N2-es node-dal kapcsolatban, ami a 2 nm-es osztályú csíkszélességet takarja. Ez a csíkszélesség immár egy teljesen új tranzisztor-technológiát vet be, azaz nem Fin-FET, hanem Gate-all-around (GAA) típusú nanolapkás tranzisztorokkal dolgozhat, amelyek több szempontból is előnyösek.

A fejlesztések hatására egyébként 15%-kal nőtt a tranzisztorsűrűség, valamint azonos feszültség mellett 15%-os gyorsulást lehet elérni, de ha a fogyasztás számít, azonos teljesítmény mellett 24% és 35% közötti fogyasztáscsökkenésre van kilátás az N3-as, azaz a 3 nm-es csíkszélességhez képest.

A GAA nanolapkás tranzisztorok jóvoltából a tervezőknek lehetőségük nyílik arra, hogy módosítsák az adott csatornaszélességet annak érdekében, hogy egyensúlyban lehessen a teljesítmény és az energiahatékonyság. A NanoFlex DTCO (Design-Technology Co-Optimalization) révén arra is lehetőség van, hogy a tervező az adott igényeknek megfelelően alakítsa a tranzisztorokat: létrehozhat alacsonyabb cellákat, amelyekkel a helytakarékosság és a jobb energiahatékonyság érvényesülhet; de magasabb cellák mellett is dönthet, amelyekkel a teljesítmény maximalizálására nyílik mód. A technológia összesen hat feszültségküszöb-szinttel dolgozik, amelyek 20 mV-os tartománnyal rendelkeznek, ezek a TSMC harmadik generációs dipólus-alapú integrációjával érhetőek el, méghozzá N-típusú és P-típusú dipólusokkal egyaránt.

Az új gyártástechnológia által bevezetett innovációk a csíkszélesség és az eszközök szintjén nemcsak azt célozzák, hogy a tranzisztor vezérlőáramát optimalizálják a különböző paraméterek finomhangolásával, hanem arról is gondoskodnak, hogy csökkentsék az effektív kapacitanciát, ezáltal a maguk kategóriáján belül vezető energiahatékonyságot tudnak elérni. Az összes újítást egybevéve az N-típusú nanolapkás tranzisztoroknál 70%-os, a P-típusúaknál pedig 110%-os gyorsulás elérésére nyílik lehetőség I/CV terén.

Maguk a nanolapkás tranzisztorok lényegesen jobb teljesítmény/watt hányadossal rendelkeznek alacsonyabb üzemi feszültség mellett, mint FinFet alapú társaik, ez különösen a 0,5 V és a 0,6 V közötti tartományban szembetűnő, ahol a gyártástechnológiát és az eszközöket érintő optimalizációk jóvoltából az órajelek nagyjából 20%-kal emelhetőek, míg a készenléti fogyasztás nagyjából 75%-kal mérsékelhető 0,5 V-os üzemi feszültségen. Ezzel egy időben a NanoFlex DCTO és a több feszültségküszöbszint bevezetésével plusz rugalmasságot adnak a tervezők számára annak érdekében, hogy energiahatékony processzorok készülhessenek magas logikai sűrűség mellett.

Az újítások jóvoltából természetesen az SRAM skálázódása is változik, amit az elmúlt időszakban elég nehezen sikerül növelni a csúcskategóriás csíkszélességek esetében. A TSMC az N2 node révén rekordnagyságú SRAM cellasűrűséget ért el, ennek értéke 38 Mb/négyzetmilliméter, de ezzel egy időben sikerült a fogyasztást is csökkenteni, ami így együttvéve igen komoly fegyvertény. A GAA nanolapkás tranzisztorok esetében a küszöbfeszültség-változás, vagyis a Vt-sigma értéke feszesebb, mint korábban, azaz a minimális működési feszültség a magas áramú makróknál 20 mV-tal csökkent, míg a magas sűrűségű makróknál 30-35 mV-tal mérséklődött a FinFet alapú megoldásokhoz képest. Ezeknek az előrelépéseknek köszönhetően az SRAM olvasási és írási feladatok alkalmával akár 0,4 V-ig is le lehet menni, a működés stabil maradhat, miközben a kihozatali arány magas marad és a megbízható működés is garantálható.

Az új tranzisztorok mellett egyéb változások is bekerültek a repertoárba, vagyis a MOL (Middle-of-Line), a BEOL (Back-end-of-Line), illetve a Far-BEOL vezetékelés is új, ami az ellenállás értékét 20%-kal csökkenti, illetve segít a teljesítmény-hatékonyság növelésében is. A MOL esetében immár speciális volfrámvezetékeket használnak, amelyek csökkentik a függőleges kapuérintkező ellenállását, méghozzá 55%-kal, valamint növeli a gyűrű oszcillátor órajelét, egészen pontosan 6,2%-kal. Az első fémréteg (M1) immár egyetlen EUV levilágítás keretén belül készül el, amit egy marás követ (1P1E), ezzel csökken a komplexitás, csökken a szükséges maszkok száma, illetve növekszik a folyamat hatékonysága is. A TSMC szerint az M1-es fémrétegnél alkalmazott 1P1E eljárás révén a normál cella-kapacitanciát közel 10%-kal lehet csökkenteni, miközben néhány EUV maszkot is lehet spórolni. Ezzel együtt a fém és az összekötő ellenállás értéke csökken az N2 esetében, az előrelépés mértéke 10%.

Fontos újítás továbbá az az új CU RDKL opció is, amelynek köszönhetően a F2F és az F2B (Face-to-Face és Face-to-Back) típusú 3D chiprétegezés hatékonyabban, mindössze 4,5 mikrométeres SoIC kötési osztásközzel történhet a lapos TSV-k és passziválás révén, ami mind az AI és HPC piacra, mind pedig a mobileszközök piacára szánt chipek esetében igencsak jól jöhet. A HPC piachoz kapcsolódik az utolsó fontos újítás is, ami SHP-MiM, azaz szuper nagy teljesítményű fém-szigetelő-fém kondenzátorok alkalmazását teszi lehetővé, amelyek 200fF/négyzetmilliméteres kapacitanciával rendelkeznek, ezáltal segítenek a maximális üzemi órajel növelését, méghozzá azáltal, hogy segítenek a tranziens feszültségesés csökkentésében.

A TSMC N2 gyártástechnológiája a tervek szerint a következő év második felében állhat termelésbe, már amennyiben nem jön közbe semmiféle probléma.