Az év elején derült ki, hogy a Samsung már prototípust is készített a később tömegtermelésbe álló 3 nm-es gyártástechnológia korai változatának bevetésével. Ennél a node-nál a dél-koreai óriásvállalat a FinFET helyett a GAAFET technológiát veti be a tranzisztorok esetében, ami újfajta dizájnt jelent, erre pedig azért van szükség, mert a csíkszélesség csökkenésével a FinFET egyszerűen nem lesz jó választás a fizikai korlátai miatt, ugyanis erre a szintre már nem skálázható.
A Samsung a Gate All Around FET technológiát választotta a 3 nm-es csíkszélességhez, ráadásul mindezt úgy tették, hogy az új eljárás alkalmazásakor a FinFET-hez készített eszközöket is újra fel lehet használni, ami elméletben jelentősen gyorsíthatja a gyártástechnológia tömegtermelésbe állását. A FinFET anno frappáns megoldást jelentett arra, hogy a kikapcsolt tranzisztor esetében a source és a drain elektródák közötti elektronszivárgás mértékét jelentősen csökkentsék, ehhez azonban újfajta megközelítésre került sor. A planáris CMOS dizájnnal ellentétben itt már kiemelkedett a szubsztrátumból, vagyis az alaprétegből a source és a drain elektróda, maga a gate, azaz a kapuelektróda pedig átkarolta őket, vagyis lényegében 3D-s tranzisztor jött létre. Ennek nagy előnye volt, hogy a planáris CMOS tranzisztorokhoz képest sokkal alacsonyabb kapcsolási idővel dolgozott, valamint magasabb áramsűrűséggel rendelkezett, így még manapság is széles körben alkalmazzák. A további skálázás hatására azonban erősödik az úgynevezett short channel effekt, így más megoldásra van szükség.
A FinFET utódja a GAAFET lesz, ahol már nanocsövekből vagy nanolapkákból álló csatornákat használnak a source és a drain elektróda között, ezek pedig az alaprétegre merőlegesen, illetve vele párhuzamosan is kialakíthatóak. A nanocsövekből vagy nanolapkákból dizájntól függően több darab is használható attól függően, milyen igényeket kell kielégíteni. A nanocsöves megoldások lényegében az alacsony fogyasztású lapkák építéséhez jöhetnek jól, ám ezeket nagyon nehéz gyártani. A nanolapkás dizájn ehhez képest több előnyt is tartogat az egyszerűbb gyártás mellett: a csatornák effektív térfogata megnövelhető, ezzel együtt pedig a teljesítmény és a skálázhatóság is sokkal jobban alakul. A Samsung a GAAFET alapján egy saját nanolapkás dizájnt alakított ki, amit Multi-Bridge Channel FET, azaz MBCFET névvel emlegetnek és már szabadalom is védi.
A korábbi információk szerint az új gyártástechnológia segítségével a 7 nm-es csíkszélességgel összehasonlítva 45%-kal kisebb lapkaméret érhető el, a teljesítmény pedig úgy növekedhet 35%-kal, hogy közben a fogyasztás 50%-ra csökken.
Az eredeti tervek szerint a 3 nm-es csíkszélesség, azaz a 3GAE még 2021 folyamán hódító útjára indulhatna, ám a DigiTimes szerint a jelenleg is nehézségeket okozó koronavírus-járvány miatt némileg módosítani kell az ütemterven, azaz mindenképpen 2022-re csúszhat az új eljárás bevezetése. Az ok: a koronavírus miatt csúszik a gyártósorok és egyéb eszközök telepítése, ami a gyártás beindítását is későbbre tolja. A dolog azért is érdekes, mert a nagy tajvani rivális, a TSMC is 2022-re tervezi a saját 3 nm-es gyártástechnológiájának bevezetését. A Samsung korábban azt a célt fogalmazta meg, hogy 2030-ra a világ legnagyobb félvezetőgyártójává akar válni, ezzel együtt pedig a 3 nm-es szinten is meg akarja előzni a TSMC-t, ám a jelek szerint ez egy picit nehezebben megy majd, mint korábban gondolták. Mivel így már mindkét vállalat 2022-ben akarja tömegtermelésbe állítani a saját 3 nm-es gyártástechnológiáját, így elméleti esélye még van a Samsungnak az elsőségre, de hogy mit mutat majd a gyakorlat, az csak később derülhet ki.
