A JEDEC elkészült egy érdekes memóriaszabvánnyal, amelynek elsődleges célja az, hogy kreatív megoldásokkal segítsen csökkenteni a HBM memóriaszabványra támaszkodó AI gyorsítók memória-alrendszeréhez kapcsolódó költségeket, igaz, ehhez némi kompromisszum bevállalására is szükség lesz, ami előrevetíti, hogy az SPHBM4 memóriaszabvány egyfajta érdekes kiegészítésként funkcionál majd, nem lesz a HBM4/HBM4E memóriaszabványok kihívója.
A Standard Package High Bandwidth Memory szabvány, ami JESD330-4 kódnév alatt fut, elsődlegesen azt a célt szolgálja, hogy ki lehessen váltani a drága és bonyolult chiptokozó technológiákat, amelyek csak limitált gyártókapacitás mellett érhetőek el, ezáltal alaposan be van korlátozva a velük legyártható chipek mennyisége – gondoljunk csak például a TSMC CoWoS technológiájára. Az SPHBM4 szabvány keretén belül ugyanúgy DRAM lapkákat rétegeznek egymásra, vagyis ehhez szükség van a szokásos függőleges összekötőkre (TSV-k) is, viszont a memórialapka-szendvicsek alá nem egy drága és bonyolult interposer kerül, amihez fejlett tokozási technológiák és drága alapanyagok tartoznak, hanem egy sokkal olcsóbban kivitelezhető, organikus alapanyagokból készülő alap lapka. ami a szokásos 2048-bites memória-adatsín helyett csak jóval szűkebb, mindössze 512-bites memória-adatsínt használhat.
Annak érdekében, hogy a HBM4 memóriachip-szendvicsekre jellemző adatátviteli ráta a szűkebb memória-adatsín ellenére is tartható legyen, alaposan megemelik az adatátviteli sebességet, ami így 22,4 GT/s és 46 GT/s között foglalhat helyet, miközben a normál HBM4 lapkák csak 8 GT/s sebességgel dolgoznak, míg a HBM4E chipek esetében már 12 GT/s körüli sebességre számíthatunk. A normál HBM4E memóriachipek a 2048-bites memória-adatsín révén 3 TB/s-os memória-sávszélességet nyújtanak, míg az SPHBM4 esetében ugyanez az érték 2,944 TB/s, ha a 46 GT/s szinttel számolunk, ami az első időkben még biztosan nem lesz realitás.
Hogy az SPHBM4 esetében hogyan oldják meg ezt a tempót 512-bites memória-adatsín mellett? Az SPHBM4-es memóriachipeknél összesen 32 darab 16-bites DDR memóriacsatorna áll rendelkezésre, amelyeket 8 darab Quad Channel formájában foghat munkára a rendszer. A HBM4-es memóriachip-szendvicseknél egy-egy chip összesen 32 memóriacsatornát használ belsőleg, amelyek egyenként 64-bitesek, így jön ki a 2048-bites memória-adatsín. Ahhoz, hogy a 2048-bitnyi belső adatsínt egy 512-bites külső adatsínre ültesse át az SPBM4, arra van szükség, hogy a belső HBM4 memóriacsatornákat négyesével Quad Channel tömbökbe tömörítsék, amelyeknél egy-egy Quad Channel összesen 64 adatsávot kezel, azaz 4 x 16-bit áll rendelkezésre, ezek lényegében helyettesítik a 256 belső adatcsatornát, ami egy normál HBM4-es chipnél rendelkezésre áll.
A 64 adatsáv a normál HBM4-es chipekhez képest négyszer nagyobb adatrátával dolgozik, így végül az 512-bites chip közel akkora memória-sávszélességet kínálhat, mint egy normál 2048-bites verzió, de ehhez elég sok extra technológia alkalmazására van szükség. Az alap lapkánál számos olyan eljárást vetnek be, amelyek a magas adatráta miatt nélkülözhetetlenek, és amelyekre a normál HBM4 memóriachipeknél nincs szükség az alacsony sebesség, de nagy párhuzamosság miatt. Az SPHBM4-nél extra adatkezelési lépésekre is van szükség (pl.: SerDes), amelyek néhány nanoszekundummal növelhetik a késleltetést, de ez bizonyos feladattípusok esetében bevállalható, dedukció terén viszont már nem lesz járható út, ott ugyanis nagyon sokat számít a késleltetés.
Az SPHBM4 tehát egy kompromisszumos megoldás, ami csak az AI gyorsítók egy szűkebb rétegénél jöhet jól, de ott nagyon. Az egyelőre kérdéses, hogy energiahatékonyság terén hogyan néz majd ki a végső kép, ez ugyanis erősen függ a gyártói implementációktól, de az biztos, hogy ezzel a technológiával csak fix I/O feszültséget lehet majd használni, ami 0,75 V. A HBM4 esetében 0,7 V, 0,75 V, 0,8 V, illetve 0,9 V is bevethető, attól függően, hogyan néz ki a mozgástér fogyasztás, sebesség és jelintegritás terén, illetve attól függően, milyen egyensúlyt kell ezek között találni.
Az SPHBM4 memóriachipek ugyanúgy 4,8 12 vagy 16 lapkarétegből állhatnak majd, mint a HBM4E modellek, ezek a lapkák pedig 24 Gb-es és 32 Gb-es kapacitással rendelkezhetnek. Elméleti szinten 16 darab 32 Gb-es lapkával ugyanúgy elérhető a 64 GB-os kapacitás SPHBM4 fronton is, mint HBM4E fronton, vagyis memóriakapacitás terén nagyon hasonló lesz a kép. Mivel azonban az SPHBM4 lapkáknál a kevésbé széles memória-adatsín jóvoltából kisebb chipek készíthetőek, ezekből több is elférhet adott területen, mintha HBM4 alapokban gondolkodna az adott gyártó.
Az tehát még a jövő zenéje, mennyire lesz vonzó az egyes gyártók számára az SPHBM4, illetve az is csak később derül ki, az egyes implementációk esetében hogyan alakul az energiahatékonyság a HBM4-hez vagy éppen a HBM4E-hez képest.
